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IDT71V256SA
3.3V CMOS Static RAM 256K (32K x 8-Bit)
Timing Waveform of Read Cycle No. 1 (1)
t RC
ADDRESS
t AA
OE
Commercial and Industrial Temperature Ranges
t OH
t OLZ
t OE
(2)
t OHZ
(2)
CS
t CLZ
t ACS
(2)
t CHZ
(2)
DATA OUT
DATA VALID
3101 drw 06
,
NOTES:
1. WE is HIGH for Read cycle.
2. Transition is measured ±200mV from steady state.
Timing Waveform of Read Cycle No. 2 (1,2,4)
t RC
ADDRESS
t AA
t OH
t OH
DATA OUT
PREVIOUS DATA VALID
DATA VALID
3101 drw 07
,
Timing Waveform of Read Cycle No. 3 (1,3,4)
CS
t CLZ
t ACS
(5)
t CHZ
(5)
DATA OUT
DATA VALID
3101 drw 08
,
NOTES:
1. WE is HIGH for Read cycle.
2. Device is continuously selected, CS is LOW.
3. Address valid prior to or coincident with CS transition LOW.
4. OE is LOW.
5. Transition is measured ±200mV from steady state.
5
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